Fırat DEVECİ

Şebeke Senkronizasyonu – Part 2

  • 1 yıl önce, Fırat DEVECİ tarafından yazılmıştır.
  • 0 Yorum
  • Genel

Bir önceki bölümde şebeke ile ilişkili tasarımlar için senkronizasyonunun öneminden bahsederek, özellikle tek faz çalışan sistemler için çeşitli algoritmalarda çözüm önerileri sunmuştuk. Her ne kadar düşük güçlerde bu algoritmalar işe yarasa da yüksek güçlü uygulamaların çoğunluğu 3 faz şebeke ile birlikte çalışmaktadır. Tek faza senkron olurken şebekede yaşanabilecek sorunlar, üç faz şebekede daha da fazla olduğundan, senkronizasyon zorluğu daha da artmaktadır. Bunun yanında şebekeye aktarılacak aktif ya da reaktif tüm güçler bu senkronizasyon üzerinden ayarlandığından her şebeke koşulunda doğru kitlenmeyi yakalamak daha da önem arz etmektedir.Daha önceki bölümde PLL’in basitçe yukarıdaki 3 ana bölümden olduğundan bahsetmiştik. Üç faz şebeke senkronizasyonu ele alındığında üç ana algoritmanın da etkin kısmı, SOGI-PLL’de de olduğu gibi faz algılama (PD) bölümüdür. Bu birimin ismine göre de algoritmalar adlandırılır ve genelde 3 ana algoritmanın öne çıktığı görülür.

Basit İşlemciler Basit Yöntemler: Synchronous Reference Frame PLL (SRF-PLL)
3 faz şebekenin dq dönüşümü sayesinde kullanılan SRF-PLL, özellikle dengeli şebeke uygulamalarında tercih edilmektedir. A-B-C sinyallerinden dq bileşenlerini üretmek için aşağıdaki formüller kullanılabilir.
dq dönüşümünden sonra özellikle q’nun sıfır olması hedeflenerek aşağıdaki algoritma işlenir.
SRF-PLL şebekenin dengesiz olmadığı durumlarda çok hızlı tepki verebilmektedir. Bunun yanında az işlem yapılması nedeniyle işlemci kaynaklarını da çok az tüketir yalnız şebekenin her an dengesiz, harmonikli olabileceği göz önüne alındığında güvenilir bir PLL algoritmasından uzak yapısı onu sadece belirli ve dar bir alanda kullanılmasını sağlar. SRF-PLL algoritmasının performansının sonuçları aşağıda görülebilir.a) Şebeke gerilimi %100 iken birden %75’e düşüşteki sinyal değişimi.
b) Şebeke gerilimi %100 iken birden %75’e düşürülerek 5. harmonik ekleniyor.
c) Şebeke gerilimi RST gerilimi %100 iken birden S ve T %75’e düşürülüyor.

Özellikle b ve c testlerinde görülebileceği üzere; şebeke dengesizleştiğinde ya da harmonikliyse açısal değişikliğin lineer olmadığından, daha önce de belirttiğimiz gibi SRF-PLL kullanım alanı oldukça dardır.

Kompleks Yöntemlerler: The Double Second-Order Generalized Integrator FLL (DSOGI-FLL PLL)
Şebeke dengesizliği söz konusu olduğunda basit algoritmaların yetersiz olduğu görülür. Bunu aşmak için ilk bölümde el aldığımız, tek bir sinyalden ilgili sinyale senkron ve 90 derece faz farklı sinyal üretebilen SOGI algoritması kullanılabilir. Üç faz dengesiz şebekeye senkron olabilmek için öncelikle giriş sinyallerine clark dönüşümü uygulanarak, sinyallerin alpha ve beta’sına ulaşılır. Bu sinyallere baktığımızda genliklerinin birbirinden farklı olduğu görülecektir. Elde edilen bu sinyallere iki adet SOGI algoritması uygulayıp, çıkışlarını uygun kombinasyonla topladığımızda, elde ettiğimiz sonuç, şebekenin A ya da R fazına kitli sanal alpha ve beta sinyalleri olur. Bu sinyalleri daha sonrasında Park dönüşümü uygulayıp, dq sinyallerinde q’ya kitlenerek PLL algoritmamızı işletebiliriz. Algoritmayı görmek için aşağıdaki blok diagram üzerine basabilirsiniz.Yukarıdaki blok diyagrama baktığımızda, DSOGI algoritmasının tek faz şebeke PLL uygulamasıyla olan benzerliği görülebilir. Algoritma çalıştırıldığında, faz kitlenmesinin kusursuz çalıştığı görülse de frekans değişimlerinde PLL’in yavaş kalabildiği görülmektedir. Bunu aşmak için aynı ilk bölümde olduğu gibi bu algoritmaya da FLL bölümü ekleyip, frekans kitlenmesini de hızlandırabiliriz. Son algoritmamızı görmek için blok diagram üzerine basıp detayları inceleyebilirsiniz.Yukarıda görülebilecek basit FLL bloğu ile de DSOGI-FLL PLL algoritması tamamlanmış olur. Böylelikle, şebeke ister dengeli ister dengesiz olsun, hem giriş fazına hem de giriş frekansına hızlı kitlenebilen bir yapı oluşur. Sistemin hızını artırmak için FLL içerisindeki Gama şebeke genliğine göre küçültülüp büyütülmelidir. Bunun yanında LF bölümündeki PI kontrolün, Kp ve Ki katsayıları da yine faza kitlenme hızını etkileyen bir diğer parametredir.3 faz şebeke sinyalleri bir çok zorlu kombinasyona sahip olabilir ve anlık değişebilir. Bu yüzden, şebekenin bazı en zorlu koşullarında DSOGI-FLL PLL algoritması için, yukarıdaki test bağlantısı kurulmuştur. STM32F334 3 faz şebeke sinyallerini DAC 1-2-3 çıktıları ile simüle ederken, Texas DSP ise bu sinyallere kitlenmeye çalışmakta ve R fazına kitli PLL sinüs sinyalini kendi üzerinde barındırdığı DAC ile dışarı sunmaktadır. Testteki başarım ise CH1 ile CH4 sinyalleri arasındaki faz farkının sıfıra yakın olup olmadığı (zero cross anlarına bakılabilir) ile ölçülebilmektedir. Dolayısı ile CH1 ve CH4 sinyallerinin, sıfır geçişlerinin üst üste çakışması ile senkronizasyonun sağlandığı görülebilir. DSOGI-FLL PLL algoritması için uygulanan testler sırasıyla şunlar olmuştur:
1) RST sinyalinin genliği %80 iken frekans 45Hz >> 65Hz şeklinde değiştirilmiştir.
2) RST sinyalinin genliği %80 iken frekans 65Hz >> 45Hz şeklinde değiştirilmiştir.
3) RST sinyalinin genliği %40 iken frekans 45Hz >> 65Hz şeklinde değiştirilmiştir.
4) RST sinyalinin genliği %40 iken frekans 65Hz >> 45Hz şeklinde değiştirilmiştir.
5) RST sinyalinin genliği %80 iken birden S ve T genlikleri %40’a indirilmiştir.
6) RST sinyalinin genliği %80 iken birden S ve T genlikleri %80’a çıkarılmıştır.
7) R %80, S %60 T % 40 genlikte iken frekans 45Hz >> 65Hz şeklinde değiştirilmiştir.
8) R %80, S %60 T % 40 genlikte iken frekans 65Hz >> 45Hz şeklinde değiştirilmiştir.
9) RST sinyalinin genliği %80 iken birden 5. harmonik etkisi artırılmıştır.
10) RST sinyalinin genliği %80 iken birden 3-5-7-9-11. harmonik etkisi altında PLL performansı izlenmiştir.
11) RST sinyali 3-5-7-9-11. harmonik etkisi altında iken 45Hz >> 65Hz şeklinde değiştirilmiştir.
12) RST sinyali 3-5-7-9-11. harmonik etkisi altında iken 65Hz >> 45Hz şeklinde değiştirilmiştir.
13) R ve S sinyalinin genliği %80 iken T’ye 3-5-7-9-11. harmonikler enjekte edilmiştir.
14) R sinyalinin genliği %80 iken S ve T’ye 3-5-7-9-11. harmonikler enjekte edilmiştir.
15) RST sinyalinin genliği %80 iken hem frekans 45Hz’den 65Hz’e çekilmiş hem de 3-5-7-9-11. harmonikler bindirilmiştir.
16) RST sinyalinin genliği %80 iken hem frekans 65Hz’den 45Hz’e çekilmiş hem de 3-5-7-9-11. harmonikler bindirilmiştir.
17) RST sinyalinin genliği %40 ve 3-5-7-9-11. harmonikler bindirilmişken genlik %80’e harmonikler de sıfıra çekilmiştir.
18) RST sinyalinin genliği %80 ve 3-5-7-9-11. harmonikler bindirilmişken genlik %40’e harmonikler de sıfıra çekilmiştir.

Tüm test sonuçlarını slider’da sağa ve sola giderek görebilirsiniz.

DSOGI_PLL_Test_1
DSOGI_PLL_Test_2
DSOGI_PLL_Test_3
DSOGI_PLL_Test_4
DSOGI_PLL_Test_5
DSOGI_PLL_Test_6
DSOGI_PLL_Test_7
DSOGI_PLL_Test_8
DSOGI_PLL_Test_9
DSOGI_PLL_Test_10
DSOGI_PLL_Test_11
DSOGI_PLL_Test_12
DSOGI_PLL_Test_13
DSOGI_PLL_Test_14
DSOGI_PLL_Test_15
DSOGI_PLL_Test_16
DSOGI_PLL_Test_17
DSOGI_PLL_Test_18
previous arrow
next arrow
DSOGI_PLL_Test_1
DSOGI_PLL_Test_2
DSOGI_PLL_Test_3
DSOGI_PLL_Test_4
DSOGI_PLL_Test_5
DSOGI_PLL_Test_6
DSOGI_PLL_Test_7
DSOGI_PLL_Test_8
DSOGI_PLL_Test_9
DSOGI_PLL_Test_10
DSOGI_PLL_Test_11
DSOGI_PLL_Test_12
DSOGI_PLL_Test_13
DSOGI_PLL_Test_14
DSOGI_PLL_Test_15
DSOGI_PLL_Test_16
DSOGI_PLL_Test_17
DSOGI_PLL_Test_18
previous arrow
next arrow

Yukarıdaki test sonuçları elde edilirken DSOGI-FLL algoritması her 40us’de bir işletilmiştir. Bu çözünürlük, hem şebekenin 45~65Hz aralığında birer derece hassasiyetle hangi noktasında olduğumuzu yakalamamız açısından hem de sinyalin hızlı takibi konusunda bizlere yardımcı olmuştur. Özellikle bu kısımda algoritmanın, zero cross gibi basit yapılardan üstünlüğü göze çarpmaktadır.

Hem tek faz hem de 3 faz şebeke senkronizasyonları için kullandığımız algoritmalar, işlem gücü isteyen algoritmalar olduğundan, işlemcilerin dijital sinyal işleme özelliklerini ayırt etmede kullanılabilirler. Bu açıdan ele alındığında gerek SOGI-PLL’in gerekse DSOGI-FLL PLL’in işlemci bazında performansları aşağıda görülebilir.

𝐒𝐢𝐧𝐠𝐥𝐞 𝐏𝐡𝐚𝐬𝐞 𝐒𝐎𝐆𝐈-𝐏𝐋𝐋
PIC32MK (120MHz) : 4.00us
STM32F334 (72MHz) : 4.00us
STM32G431 (170MHz) : 2.00us
TMS320F280049 (100MHz) : 2.40us
TMS320F280039 (120MHz) : 2.00us
TMS320F280049 (100MHz) : 1.80us (RAM)
TMS320F280039 (120MHz) : 1.50us (RAM)

𝐓𝐡𝐫𝐞𝐞 𝐏𝐡𝐚𝐬𝐞 𝐃𝐒𝐎𝐆𝐈-𝐅𝐋𝐋 𝐏𝐋𝐋
PIC32MK (120MHz) : 8.10us
STM32F334 (72MHz) : 8.05us
STM32G431 (170MHz) : 3.70us
TMS320F280049 (100MHz) : 4.80us
TMS320F280039 (120MHz) : 4.00us
TMS320F280049 (100MHz) : 3.00us (RAM)
TMS320F280039 (120MHz) : 2.50us (RAM)

𝐃𝐚𝐭𝐚𝐬𝐡𝐞𝐞𝐭 𝐕𝐚𝐥𝐮𝐞𝐬
PIC32MK : 198DMIPS (120MHz)
STM32F334 : 210DMIPS (72MHz)
STM32G431 : 213DMIPS (170MHz)
TMS320F280049 : 200MIPS (100MHz)
TMS320F280039 : 240MIPS (120MHz)

Sonuç Olarak…
Gerek tek faz gerek üç faz olsun şebeke senkronizasyonu oldukça önemli ve dikkat verilmesi gereken bir konudur. Üç faz şebeke konusunda; DDSRF-PLL, E-PLL, IFLL, FFDSOGI vb. gibi daha bir çok senkronizasyon algoritması literatürde bulunmaktadır. Yalnız her bir yeni algoritma sisteme hız katarken, bunun yanında bir çok matematiksel ifadeyi sisteme ek yük olarak getirdiğinden, algoritmanın koşacağı ortamın (işlemci, FPGA vb.) buna göre seçilmesi gerekir. Uygulamasını yaptığımız algoritma (DSOGI-FLL) diğer algoritmalara göre barındırdığı daha az matematiksel işlem ile ortalama bir işlemci ile kolaylıkla çalıştırılabilmektedir. PLL algoritmalarının özellikle işlemciler üzerinde daha hızlı çalıştırılabilmesi için Texas, ST gibi firmalar, kendi işlemcilerine özel kütüphaneleri kullanıcılarına sunmaktadır.

Seriyi bitirirken tüm sorularınızı bana yorum bölümünden bana sorabileceğini hatırlatır, herkese çalışmalarında başarılar dilerim.

Yararlanılan Kaynaklar
* A New Single Phase PLL Structure Based on Second Order Generalized Integrator – Mihai Ciobotaru/Remus Teodorescu/Frede Blaabjerg
* Grid Converters for Photovoltaic and Wind Power Systems – Remus Teodorescu/Marco Liserre/Pedro Rodriguez
* SPRABT3A ve SPRABT4A – Texas Instruments

Bir Yorum Yazın

error: Kopyalama Yasaktır, Eğer Bilgi İçeriğini Almak İstiyorsanız İletişim Bölümünden Yazara Ulaşın!